AMD K8 마이크로아키텍처

 


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1. 개요
2. K8 마이크로아키텍처의 특징
3. K9 마이크로아키텍처?
4. 사용 모델


1. 개요

2003년에 발표된 AMD의 CPU 마이크로아키텍처. K7의 후속 아키텍처로 K8을 해머 아키텍처라고 부르는 사람이 있는데 K7을 애슬론 아키텍처라 부르던 거랑 비슷한 맥락인거 같다. 여담으로 이 아키텍처로 나온 첫 CPU의 코드네임이 클로'''해머'''.

2. K8 마이크로아키텍처의 특징

전작인 AMD K7 마이크로아키텍처 항목을 읽고 오는 게 좋다.
  • 최초의 일반사용자용 x86 호환 64-bit CPU.
  • 여기 사용된 기술은 AMD64라 불리며, 인텔의 EM64T는 이것을 라이센스한 것. 인텔이 32비트와 64비트를 아예 다른 플랫폼으로 대응한 것과 대비되게 AMD는 32비트와 64비트가 호환되게 하였고 결국 시장과 사용자층에 이 전략이 유효하였다.
  • 메모리 컨트롤러를 CPU에 내장, K7 시절 대두된 메모리 대역폭 문제를 해결. 레이턴시를 줄이는 이득까지 거둬 이후 인텔에서도 5년 뒤에 네할렘을 설계하면서 메모리 컨트롤러를 CPU에 내장해버린다.
  • K7 대비 재정렬 버퍼를 32바이트로 늘려 150%에서 200%로 크기 확장.
  • 부동소수점 연산부에 SSE 연산 유닛을 하나 추가하여 총 2개가 되었다. 이 덕분에 128비트급 벡터 명령어의 처리 시간을 절반으로 줄일 수 있게 되었다. 이게 어떻게 된거냐면 CPU의 SSE 연산유닛의 용량이 고작 80비트에 불과해, 128비트 명령어를 64비트 2개로 쪼개 각자 하나씩 나눠 맡아 처리를 한다. 기존엔 SSE 연산 유닛이 하나 밖에 없어 64비트 하나 계산하고 다음 것 계산하고 이렇게 2텀 걸릴걸 2개가 하나씩 나눠 맡게 되었으니 시간상으론 절반으로 줄어든 것.
  • SSE2 도입
아키텍처 외적인 것이긴 하지만
  • Translation Lookaside Buffers(TLB)를 통한 캐시메모리 관리기술
  • "쿨 앤 콰이어트"라는 저전력 기술 탑재
  • CPU간, CPU-칩셋간 통신에 기반이 되는 하이퍼트랜스포트 기술의 도입으로 멀티코어 시대의 토대가 마련됨.
  • L1 명령어 캐시가 64KB로 확장
등의 변화를 이루어냈다.
130nm 공정판을 시작으로 투입되었지만 수율이 좋지 않았기 때문에 2003년 4월에 서버 및 워크스테이션용인 "옵테론" 시리즈부터 먼저 투입되고, 일반 가정용은 5개월 뒤에 "애슬론 64" 시리즈로 늦게 투입되는 등 양산에 순조롭지 못 했으나 2004년 이후 양산 문제는 점차 안정화되어 K7 아키텍처 시절 명품 CPU의 바톤을 이어받았다. 훗날 K10 아키텍처 기반의 페넘 시리즈가 등장할 때까지 계속 이용되었다가 2009년 중순 K10 기반의 애슬론 X2가 등장한 이후로 생산이 종료되었다. 후속 아키텍처는 AMD K10 마이크로아키텍처.

3. K9 마이크로아키텍처?

K8 아키텍처의 듀얼코어 프로세서를 특징으로 하여 재설계한 후 내놓을려고 했던 마이크로아키텍처로 본래 애슬론 64 X2 CPU의 기반이 된 아키텍처였다. IPC가 기존 K8 아키텍처와 같기 때문에 K8 Rev.F, K8 Rev.G라는 명칭으로도 사용되었지만, 약 6개월의 작업 후 K9 아키텍처라는 이름을 개념화 단계에서 취소했다고 한다.
여담으로 원래 K9 아키텍처부터 DDR2 메모리를 지원할 예정이었기 때문에 K8에선 DDR 메모리 지원만 할 계획이었다. 그러나 K9의 취소와 DDR2 메모리의 보급으로 인해 DDR2 메모리를 지원하는 K8 기반 프로세서와 AM2 소켓을 투입할 수밖에 없었고, 그 이후는 아시는대로..

4. 사용 모델


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